文章 ID: 000083085 内容类型: 故障排除 上次审核日期: 2018 年 03 月 26 日

为什么生成的带有 RS-FEC 示例设计的 Stratix® 10 100G 以太网软 IP 无法完成仿真?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 适用于 Arria® 10 和 Stratix® V 的低延迟 100G 以太网英特尔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于 Quartus® Prime 专业版软件 17.1.1 生成的示例设计的仿真测试平台存在问题,仿真无法完成。您将看到模拟在数据包 10 处挂起,如下所示。

    ***************************************************

    接收就绪******************

    ***************************************************

    传输测试数据

    ** 发送数据包 1...

    ** 发送数据包 2...

    ** 发送数据包 3...

    ** 发送数据包 4...

    ** 发送数据包 5...

    ** 发送数据包 6...

    ** 发送数据包 7...

    ** 发送数据包 8...

    ** 发送数据包 9...

    ** 发送数据包 10...

    解决方法

    要变通解决此问题,请将原始生成的测试台 <您的示例项目>/example_testbench/basic_avl_tb_top.v 替换为此新 测试台

    该问题计划在未来版本的 Quartus® Prime 专业版软件中修复。

    相关产品

    本文适用于 1 产品

    英特尔® Stratix® 10 FPGA 和 SoC FPGA

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。