示例 Project 在 UniPHY 外部内存接口启用 HardCopy 兼容性时无法模拟

用 HardCopy 生成的设计示例项目 启用兼容性 模式可能无法模拟。

此问题的变通办法是修改两个文件，如下所示：

1. 在文本编辑器中，打开文件 _example_design/simulation/_example_sim/ submodules/_example_sim__example_sim.v
2. 在上面的文件中，更改行 .INIT_FILE = (“dut_dut_e0_if0_p0_sequencer_rom.v”) 自 .INIT_FILE = (“_example_sim__example_sim_e0_if0_p0_sequencer_rom.v”)
3. 在文本编辑器中，打开文件 _example_design/simulation/_example_sim.qsf
4. 在上面的文件中，添加以下行： set_global_assignment -name EDA_TEST_BENCH_FILE _example_sim/submodules/hc_rom_reconfig_gen.sv - section_id uniphy_rtl_simulation -hdl_version SystemVerilog_2005 和set_global_assignment -name SOURCE_FILE _example_sim/submodules/_example_sim_ _example_sim_e0_if0_p0_sequencer_rom.hex