说明
当 SystemVerilog 或 VHDL 生成语句用于在设计中创建 DDR3 或 DDR4 实例时，可能会发生以下关键警告：
关键警告：自动约束脚本无法检测memory 接口中的任何 PLL。
关键警告：验证以下情况：
关键警告：内核 在另一个组件（包装器）中实例化
关键警告：内核不是项目的最高级别
关键警告：内存接口引脚导出到项目的最高级别
pin_map.tcl 文件中有问题的行是在get_p2c_c2p_clock_uncertainty程序中：
设置pll_atoms [get_atom_nodes -matching *${instname}|*：arch|*：arch_inst|*:p ll_inst|* -type IOPLL]
解决方法
打开 pin_map.tcl 文件，用 *替换 *${instname} ，然后重新编译。设计应在没有关键警告的情况下进行编译。
此问题将在 Quartus® II 软件的未来版本中解决。