Stratix V 设备上的 VHDL 拟合后模拟故障

此问题影响 DDR2、DDR3、QDR II 和 RLDRAM II 产品。

运行时，可能会出现与以下类似的错误消息 VHDL 设计的拟合后仿真：

# ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(32614): (vcom-1136) Unknown identifier "test_mode". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(32615): (vcom-1136) Unknown identifier "use_duty_cycle_correction". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(71612): (vcom-1035) Formal port "clkin" has OPEN or no actual associated with it. # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(183112): (vcom-1136) Unknown identifier "test_mode". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(183113): (vcom-1136) Unknown identifier "use_duty_cycle_correction". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(225095): (vcom-1136) Unknown identifier "test_mode". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(225096): (vcom-1136) Unknown identifier "use_duty_cycle_correction". # ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(237040): VHDL Compiler exiting.

此问题的解决方法是修改拟合后网络列表， 如下：

1. 打开后拟合网络列表文件 .vho in 文本编辑器。
2. 找到并删除以下参数声明 stratixv_leveling_delay_chain：

• 接 clkin 地端口 stratixv_pll_dll_output ：

• 接 tdoutap 地端口 stratixv_jtag ：

此问题将在将来的版本中修复。