关键问题
说明
面向 CAS 延迟 2.0 和 2.5 生成的 VHDL 排序器模块 使用 DDR SDRAM 高性能控制器进行设计，产生仿真效果 失败。问题在于时钟网络上的 delta 周期延迟。
此问题影响 DDR SDRAM 高性能控制器 CAS 延迟 2.0 和 2.5 设计。
此问题仅影响 VHDL 上的模拟，不会影响 设计功能。
解决方法
要解决此问题，请按照以下步骤操作：
- 打开_phy.vho文件 在项目目录中。
- 搜索
altsyncram实例化 后同步块 （这可以通过搜索完成" altsyncram"- 注意 白色空间）。这应该是altsyncram组件 带有包含该字样的标签"postamble"。 - 搜索与时钟 1 端口相连的信号 以查找设计中指定此信号的点 （在测试案例中，该列在 4043 行）。
wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst_phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1
- 更改指派，如图所示。内未信号（.）。
应与第二个实例的时钟0 端口上的信号相同
与之
altsyncram关联的组件 读取数据路径（在"read_dp"标签中带）。
wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1
_phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_clk_reset_sii_clk__phy_alt_mem_phy_pll_sii_pll_19462_c4);
此步骤消除了模拟的并联延迟，但已离开
代码不变。以上分配的右侧为
作为分配到信号的右侧，以前
分配到 "wire__phy__phy_alt_mem_phy_sii__phy_alt_mem_phy_sii_inst__phy_alt_mem_phy_postamble_sii_poa_altsyncram_half_rate_ram_gen_altsyncram_inst_19557_clock1" 信号。
- 如果是_phy组件 设计已经在仿真器中重新编译，现在设计应该已经通过。
此问题将在 DDR SDRAM 的未来版本中解决 带有 ALTMEMPHY IP 的控制器。