文章 ID: 000082998 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

Arria V 收发器原生 PHY IP 内核巨功能中的 TX PLL 时钟端口识别错误

环境

  • 英特尔® Quartus® II 订阅版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    如果您创建Arria V 收发器原生 PHY IP 内核超级功能 在 MegaWi 插件管理器中,您启用 外部使用 TX PLL 选项,可将ext_pll_clk端口暴露在外部 发射器 (TX) 锁相环 (PLL),两 ext_pll_clk 个端 tx_pll_refclk 口 出现在结构图中, 但仅使用ext_pll_clk端口 在 IP 内核中。

    解决方法

    没有解决方法。

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    本文适用于 1 产品

    Arria® V FPGA 和 SoC FPGA

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