文章 ID: 000082824 内容类型: 错误讯息 上次审核日期: 2018 年 10 月 31 日

Error(175020):Fitter 不能将属于pcie_example_design pcie_example_design一部分的逻辑引脚放置在区域(95、2)至(95、2)受限,因为该区域没有针对此类逻辑的有效位置

环境

  • 英特尔® Quartus® Prime Pro Edition
  • QSYS 示例设计
  • 适用于 PCI Express* 的 Avalon-ST 英特尔® Stratix® 10 硬核 IP
  • 适用于 PCI Express* 的 Avalon-MM 英特尔® Stratix® 10 硬核 IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    当您为 PCI* Express MX H-Tile ES1 FPGA Devkit Design Example 编译英特尔® Stratix® 10 硬核 IP 时,您可以通过 英特尔® Stratix® 10 PCIe* IP 参数编辑器在配置、调试和扩展选项选项卡中启用任何功能,您可以看到以下 Fitter 错误消息:

    Error(175020):Fitter 无法将属于区域pcie_example_design pcie_example_design的逻辑引脚(95、2)放置到受限制的区域内(95、2)到(95、2),因为该区域没有适用于此类逻辑的有效位置。

    Error (16234):在 1 个考虑的位置中,无法找到任何合法位置。

    错误(175005):找不到一个位置:IO_FUNCTION GPIO(1 个位置受到影响)。

    Error (14566):由于与现有限制的冲突,Fitter 无法放置 1 个外围组件(1 针)。

    Error (15307):由于项目分配的不合法或冲突,不能应用项目分配。

     

    Fitter 错误消息是由于 英特尔® Stratix® 10 硬核 IP(适用于 PCI Express MX H-Tile ES1 FPGA Devkit 设计示例)中无效的重新配置时钟引脚位置分配而导致。

    解决方法

    要解决此问题,请更改重新配置时钟引脚位置,如下所示:

     

    在 英特尔® Quartus® Prime Pin Planner 中切换引脚位置分配时,将reconfig_clk_in_clk引脚PIN_AR26/PIN_AP26 (n) 重新分配PIN_AT13/PIN_AU13 (n)。

    在 QSF 文件中切换引脚位置分配时,作出以下分配更改:

    从引脚位置分配:

    set_location_assignment PIN_AR26到 reconfig_clk_in_clk

    set_location_assignment PIN_AP26到“reconfig_clk_in_clk(n)”

     

    要锁定位置分配:

    set_location_assignment PIN_AT13到 reconfig_clk_in_clk

    set_location_assignment PIN_AU13到“reconfig_clk_in_clk(n)”

     

    此问题已在英特尔® Quartus® Prime Pro Edition 软件版本 19.1 中解决。

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    本文适用于 1 产品

    英特尔® Stratix® 10 MX FPGA

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