文章 ID: 000082805 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

为什么我会在Cyclone V HPS SDRAM 上看到设置时序违规，以FPGA内核路径？

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明 如果在匹配过程中使用的时序编号与用于时序分析的真正时序编号不匹配，您可能会遇到此类问题。
分辨率

要将 Cyclone® V HPS SDRAM 的 timnging 提高到 FPGA 内核路径，可以使用以下分配对问题的路径进行过限制：

如果 {$：：quartus（nameofexcutable）== "quartus_fit"} {
set_max_delay -从 [get_keepers *\|fpga_interfaces\|f2sdram~FF_*]-到 [get_keepers ]
}

需要修改特定以及名称，以配合您的设计结构。
请注意，此分配仅在拟合过程中对路径进行过限制，并且在 TimeQuest 时序分析器中执行的时序分析将是有效的。

超限受限的价值取决于时序违规的量级。

例如：

如果您的默认设置关系是 6n，而且在 -1n 的路径上有最坏情况下的负松弛，则应用 4.5n 的set_max_delay值是合理的。

或者，如果您的默认设置关系是 4n，而且在 -100ps 的路径上有最坏情况下的负松弛，则应用 3.5n 的set_max_delay值是合理的。

此问题计划在 Quartus® II 软件的未来版本中解决。

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