文章 ID: 000082710 内容类型: 产品信息和文件 上次审核日期: 2021 年 08 月 28 日

如何在重新编译 Quartus® II 软件版本 13.0 中的设计时，解决Stratix V GX 重配置控制器 IP pmatestbussel 总线的时序故障？

环境

  • 英特尔® Quartus® II 订阅版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    要在 Quartus II 软件版本 13.0 中编译设计时，要解决 pmatestbussel 总线报告的时序故障，您应按照以下步骤操作：

    1. 在 Quartus 13.0 中重新生成收发器重新配置控制器 IP。
    2. 在获取 alt_xcvr_reconfig.sdc 文件之前，请先验证执行高级别的"derive_pll_clocks"SDC 命令。
    3. 如果收发器 TX PLL 实例化为外部 Tx PLL，请替换 alt_xcvr_reconfig.sdc 文件中的以下限制。

    取代

    • set_clock_groups -asynchronous-group [get_clocks {*xcvr_native*avmm*pmatestbussel[0]}]

    和

    • set_clock_groups -asynchronous-group [get_clocks {*hssi_avmm_interface_inst|pmatestbussel[0]}]

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    本文适用于 3 产品

    Stratix® V GT FPGA
    Stratix® V GX FPGA
    Arria® V GZ FPGA

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