说明
由于 Quartus® Prime 专业版软件 17.1 版本（针对 10 Stratix®）中的 LDPC FPGA IP 存在问题，您在编译采用 WiMedia 1.5 标准和 Modelsim 中编码器模式配置的 IP 生成的仿真设计示例时，可能会观察到上述错误。
解决方法
要变通解决此问题，注释掉 msim_setup.tcl 中的以下行：
1. eval vlog -sv $USER_DEFINED_VERILOG_COMPILE_OPTIONS $USER_DEFINED_COMPILE_OPTIONS “$QSYS_SIMDIR/../src/altera_ldpc_pkg.sv“ -work
2. eval vlog -sv $USER_DEFINED_VERILOG_COMPILE_OPTIONS $USER_DEFINED_COMPILE_OPTIONS “$QSYS_SIMDIR/../src/altera_ldpc_wimedia_enc.sv“ -work