说明
需要考虑 SSN 的因素 当目标 PCI 接口上的地址/数据 （AD） 总线从 输出到高阻抗 （Hi-Z），在 Cyclone® 系列设备上。
例如，如果Cyclone系列设备充当 目标 PCI 设备将 AD 总线从高到低（或低到高）以及 之后的短时间（几纳秒），输出启用 （O O） 信号出现 自高 （o）utput） 至低 （Hi-Z） 在输出短脉冲之前，FPGA会显示输出短脉冲 禁用输出驱动程序。
在这种情况下，AD 总线上的信号可能会出现较大的振幅，因为 AD 总线已经进入高空 脉冲注入后，立即出现阻抗状态。
如果时钟附近有多个 AD 信号 输入引脚正在环形，这可能会交叉对比时钟输入引脚和 目标FPGA可能会捕获错误的时钟边缘。
解决方法
以下是两种可能的解决方法： 避免此。
1. 尽早切换 OEM 信号，以便 在 AD 总线切换之前，OEM 变得很低。
2. 阻止 AD 总线在 OEM 时切换 从高到低。