问题155552： 版本 1.6
在 Pin Connection Guidelines 中，它指出，“如果您使用的是 -1 或 -2 内核速度等级，则必须将内核 VCC 连接到 0.9V”，但这仅部分正确，并将更新为状态，“如果您使用的是 -1 或 -2 内核速度等级，则必须将内核 VCC 连接到 0.9V， 如果您使用的是 -2L 内核速度等级，则必须将内核 VCC 连接到 0.85V”。
问题 80577： 版本 1.4
引脚连接指南 1.4 版本和之前的版本省略了如果使用任何 PLL，则需要 RESTF 精确校准电阻器。 这是不使用任何收发器通道或专用 REFCLK I/O。
问题 63751： 版本 1.3
DCLK 未列为双用途引脚。 当配置模式为活动模式时，DCLK 可在配置后配置为用户 I/O 引脚。
问题 34856：版本 1.2
VCCIO、VCCPGM 和 VCCPD 出现错误。
第 12 页、14 页、16 页和 18 页：“VCCPD 必须大于或等于 VCCPGM。”这是不正确的。
英特尔® Stratix® V 引脚连接指南将更正为：“VCCPD 必须大于或等于 VCCIO。”
已解决的问题：
问题376579： 版本 1.1
CLK[1：27]p/n 名称、引脚类型、引脚描述和连接指南是不正确的。这些时钟引脚具有双用途功能，并可用作输出引脚。 以下是本文档未来版本中出现的更正：
引脚名称：CLK[0：27]p/n
引脚类型：I/O、时钟输入
引脚说明：专用的高速时钟输入引脚也可用于数据输入/输出。这些引脚支持差分输入 OCT Rd、单端输入 OCT Rt 和单端输出 OCT R。
连接指南：未使用的引脚可以与 GND 绑定或未连接。如果没有连接，使用 Quartus® II 软件可编程选项对这些引脚进行内部偏置。它们可保留为具有薄弱的上拉电阻器或作为驱动 GND 的输出的输入三状态。
问题 369370，版本 1.1
《Stratix® V 引脚连接指南》提供 PORSEL 的错误信息。Stratix V 设备中没有 PORSEL 引脚，MSEL 引脚设置会考虑 POR 的选择。有关 POR 延迟设置的更多信息，请参阅第 9 章中的表 9-4。Stratix V 设备的配置、设计安全性和远程系统升级 （PDF）。
问题367942，版本 1.1
《Stratix® V 引脚连接指南》提供有关 VCC、VCCHIP_[L、R]以及VCCHSSI_[L、 R]的错误信息，说明在使用经过校准的片上终止 [OCT]时，电源共享要求和RZQ_[#] 引脚连接。
使用VCCHIP_[L、R] 和VCCHSSI_[L，R]时，他们必须分享与 VCC 相同的稳压器。PCG 的版本 1.1 错误地表示，它们“可能”在以下位置共享相同的供应：
- VCC 连接指南（第 9 页）
- VCCHIP_连接指南[L，R]（第 11 页）
- VCCHSSI_连接指南[L，R]（第 11 页）
- VCC、VCCHIP_[L，R] 和VCCHSSI_[L，R] 的说明（第 14 页）
此外，在所有这些情况下，句子均指出：“但是，如果 VCCHIP、VCCHSSI 和 VCC 不共享相同的供应，则必须在 VCCHIP 和 VCCHSSI 开机之前完全提高 VCC”。
第 9 页上针对 RZQ_[#] 的连接指南错误地指出：“使用 OCT 时，通过 240 ohm 或 100 ohm 电阻器将这些引脚绑定到所需的银行 VCCIO。”
RZQ_连接指南[#] 应指出：“使用 OCT 通过 240-ohm 或 100 ohm 电阻器将这些针脚绑定到 GND 时，取决于所需的 OCT 阻抗。”