说明
Altera已确定 Stratix® IV 收发器基本 （PMA Direct） 模式配置® II 9.0SP2 中的以下问题。
软件时序模型是初步的，可能导致使用基本 （PMA Direct） 模式配置的设计时序违规。 要解决此问题，请遵循以下设计指南。
a） 为了满足接收器-FPGA结构接口的设置并保留时间要求，
使用恢复时钟 （rx_clkout） 的正边缘捕获接收并行数据 （rx_dataout），并在 SDC 文件中添加以下多周期限制。
set_multicycle_path -setup -来自 [get_registers rx_data_reg*] 0
set_multicycle_path -hold -from [get_registers rx_data_reg*] 0
rx_data_reg是用于从FPGA内核 RX PMA 的rx_dataout端口捕获 RX 数据的寄存器。
b） 如果您使用此步骤编译的设计显示时序违规（取决于收发器数据速率和逻辑利用率），使用rx_clkout的负边缘来时钟接收并行数据，并从 SDC 文件中删除上述多周期限制。 有关更多信息，请参阅 应用程序注释 AN580 - 在基本 （PMA Direct） 模式下实现时序收敛 （PDF）。