说明
RTL 模拟结果可能显示 ALTPLL 宏功能生成文件的不正确的相移，取决于您的 PLL 设置。 这将影响Cyclone® III 和 Cyclone IV 设备中为 VHDL 和 Verilog 生成的 ALTPLL 宏功能。
此问题在使用 ALTLVDS 宏功能时也会影响 RTL 模拟，因为它也使用 ALTPLL 宏功能的时钟。
解决方法
为了获得模拟后的正确相位移结果，可以使用拟合后仿真模型 （.vho 文件）。