文章 ID: 000082090 内容类型: 故障排除上次审核日期: 2021 年 08 月 27 日

为什么 CSR 读/写访问适用于以太网英特尔® Stratix® 10 FPGA IP 内核的 H-Tile 硬 IP 需要超过 100 个Avalon®-MM 时钟周期（reconfig_clk）？

环境

错误 ID: 586226

Quartus 版本

英特尔® Quartus® Prime Pro Edition

已找到版本: 17.1.2

FPGA 知识产权

以太网

已找到版本: 17.1.2

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明

如模拟所示，对 适用于以太网英特尔® Stratix® 10 FPGA IP 内核的 H-Tile 硬 IP 的 CSR 读/写访问需要超过 100 个Avalon®-MM 时钟周期（reconfig_clk）。

这是预期的行为，因为 H-tile 硬 IP 以太网英特尔 Stratix 10 FPGA 内核上的 8 位 CSR 接口。每个用户Avalon®-MM 32 位接口读/写结果基于 32 位至 8 位总线数据宽度转换逻辑，从而产生额外的访问延迟。

注： 低延迟 100G 以太网英特尔® Stratix®10 FPGA IP 内核 （Soft IP） CSR 接口没有多余的延迟。

解决方法

不适用