文章 ID: 000082090 内容类型: 故障排除上次审核日期: 2018 年 10 月 11 日

为什么 CSR 对面向以太网 10 FPGA IP 核Stratix® H-Tile 硬 IP 的读/写访问需要 100 个以上的 Avalon®-MM 时钟周期（reconfig_clk）？

环境

错误 ID: 586226

Quartus 版本

英特尔® Quartus® Prime Pro Edition

已找到版本: 17.1.2 已修复版本: 0.0

FPGA 知识产权

以太网

已找到版本: 17.1.2

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明

模拟Stratix®所示，对以太网 10 FPGA IP 核的 H-Tile 硬 IP 的 CSR 读/写访问需要超过 100 Avalon®-MM 时钟周期（reconfig_clk）。

这是预期行为，因为 H-tile 硬 IP 以太网 Stratix 10 FPGA 核上的 8 位 CSR 接口。用户的每个Avalon®-MM 32 位接口读/写都会产生 32 位到 8 位的总线数据宽度转换逻辑，从而导致额外的访问延迟。

注意： 低延迟 100G 以太网 Stratix® 10 FPGA IP 内核 （软 IP）CSR 接口没有此额外延迟。

解决方法

不適用