说明
在 2004 年 9 月 Stratix 手册版本 3.1中, 倒 Stratix装芯片封装表中针对 PLL[5、6、11,12] 引脚的最高输出时钟速率 可将最大输出时钟速率列为 500 MHz,以适用于所有Stratix速度等级。 -5 速度等级的增强 PLL 规范 表显示fout_ext(外部时钟的最大输出频率)参数为 526 MHz。
造成这种差异的原因是,增强型 PLL 在驱动专用时钟输出引脚时,最大输出时钟速率为 526 MHz。根据 PLL_OUT 引脚和设备封装上使用的 I/O 标准,此最大输出时钟速率受到进一步的约束。例如,在倒装芯片封装中,-5 速率等级设备的最大 LVDS 输出时钟速率为 500 MHz。在线键封装中,对 -5 速度等级设备,最大 LVDS 输出时钟速率为 311 MHz。
造成这种差异的原因是,增强型 PLL 在驱动专用时钟输出引脚时,最大输出时钟速率为 526 MHz。根据 PLL_OUT 引脚和设备封装上使用的 I/O 标准,此最大输出时钟速率受到进一步的约束。例如,在倒装芯片封装中,-5 速率等级设备的最大 LVDS 输出时钟速率为 500 MHz。在线键封装中,对 -5 速度等级设备,最大 LVDS 输出时钟速率为 311 MHz。