文章 ID: 000081965 内容类型: 产品信息和文件上次审核日期: 2021 年 08 月 28 日

当 VREF 引脚用作通用常规 I/O 引脚时，我该如何执行 IBIS 模拟？

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明

VREF 引脚上的引脚电容比通用 I/O 引脚高。 IBIS 模型在用作常规 I/O 引脚时，不包含 VREF 引脚的额外引脚电容。您应该将输入电容器添加到 IBIS 模拟中，以考虑额外的电容。

请参阅针对您的目标设备的 VREF 引脚电容值的相应设备数据表。

相关产品

本文适用于 16 产品

Cyclone® V GT FPGA

Cyclone® III FPGA

Cyclone® IV E FPGA

Cyclone® IV GX FPGA

Cyclone® II FPGA

Cyclone® V GX FPGA

Arria® V GZ FPGA

Arria® V SX SoC FPGA

Cyclone® V ST SoC FPGA

Arria® V ST SoC FPGA

Arria® V GX FPGA

Cyclone® FPGA

Arria® V GT FPGA

Cyclone® III LS FPGA

Cyclone® V SE SoC FPGA

Cyclone® V E FPGA

说明

更多帮助？

联系支持中心

法律声明

¹

在此网站发表的所有帖子以及对网站内容的使用均受 Intel.com 使用条款的约束。

本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考，未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突，应以英文版为准。查看此页面的英语版本。