关键问题
说明
此问题影响 DDR2 和 DDR3、QDR II 和 RLDRAM II 产品。
面向 Stratix V ES 设备的 UniPHY 设计可能会失败 TimeQuest 时序分析器中的时序。
解决方法
可能会发生两类潜在的故障。 如果您观察以下问题之一 ， 您可以忽略 违规并尝试在硬件中运行设计：
故障等级 1：从双区域时钟域传输 到全局时钟域可能会发生在 UniPHY 变体中，使用 基于 Nios II 的排序器。抓握或删除对大约 在以下传输中可观察到 100ps 或更低：
- from clock "if0|_if0_p0_pll_avl_clock"
to clock "if0|_if0_p0_afi_clk"
- from clock "if0|_if0_p0_pll_config_clock"
to clock "if0|_if0_p0_afi_clk"
- from clock "if0|_if0_p0_pll_avl_clock"
to clock "if0|_if0_p0_pll_config_clock"
故障第 2 类：违规可能与内核到外设相关 或外围设备到核心的传输。以下段落说明 针对不同协议的示例。
DDR2 全速率
可能遵守约 100ps 或更低的保留违规情况 在以下传输中：
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_write_clk"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_dq_write_clk"
DDR3 四分之一速率
可能遵守约 100ps 或更低的保留违规情况 在以下传输中：
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_write_clk”
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_p2c_read_clock”
- from clock "if0|_if0_p0_pll_hr_clk"
to clock "if0|_if0_p0_c2p_write_clock"
- from clock "if0|_if0_p0_pll_hr_clk"
to clock "if0|_if0_p0_p2c_read_clock"
- from clock "if0|_if0_p0_c2p_write_clock"
to clock "if0|_if0_p0_write_clk”
- from clock "if0|_if0_p0_p2c_read_clock"
to clock "if0|_if0_p0_pll_afi_clk"
- from clock "if0|_if0_p0_p2c_read_clock"
to clock "if0|_if0_p0_write_clk"
QDR II 全速率
可能遵守约 100ps 或更低的保留违规情况 在以下传输中：
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_d_*"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_k_*"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_ac_*"
RLDRAM II 全速率
可能遵守约 200ps 或更低的保留违规情况 在以下传输中：
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_dq_*"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_ac_*"