说明
在 Qsys 中使用 VHDL 时，在串行 RapidIO® MegaCore 上将地址转换为 Avalon®-MM 从端口将是不正确的。
Qsys 始终使用具有扩展至 0 的矢量，但串行 RapidIO MegaCore 指定的地址多达 2。
解决方法
在 Qsys 中使用 Verilog 语言时不会出现此问题。
此问题将在 Quartus® II 软件的未来版本中解决。