说明
在 Quartus® II 软件版本 11.1SP2 中实施多个 RLDRAM II 接口在 Stratix® III 或 Stratix IV 上共享单个 PLL 和 DLL 时，CK/DK 分析可能会显示应减少的误定时违规。错误时序违规的发生，因为每个接口为常用时钟缓冲区提供不同的 SDC 时钟名称。每一个新时钟名称都会产生一组新的时序路径，而这些时序路径不受现有的错误路径限制的影响。