关键问题
使用可变解码器,当检查次数
每个代码字值的符号和符号为
类似的,例如 5 个和 6 个,分别为 Avalon-ST 接口
源端出现故障, sop
并 eop
重叠。
此问题影响所有 Verilog HDL 可变解码器设计。
设计模拟失败。
为了避免此问题,创建 VHDL 设计模型并使用 VHDL 测试台。
这个问题将在 Reed-Solomon 的将来版本中解决 编译 器。
关键问题
使用可变解码器,当检查次数
每个代码字值的符号和符号为
类似的,例如 5 个和 6 个,分别为 Avalon-ST 接口
源端出现故障, sop
并 eop
重叠。
此问题影响所有 Verilog HDL 可变解码器设计。
设计模拟失败。
为了避免此问题,创建 VHDL 设计模型并使用 VHDL 测试台。
这个问题将在 Reed-Solomon 的将来版本中解决 编译 器。
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