文章 ID: 000081366 内容类型: 错误讯息 上次审核日期: 2014 年 12 月 03 日

警告 （177007）：放置在位置的 PLL &ltPLL 位置&gt 没有 PLL 时钟对指定进行补偿 - Fitter 将尝试补偿所有 PLL 时钟

环境

  • 英特尔® Quartus® II 订阅版
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    在编译基于 UniPHY 的 DDR3 内存控制器生成的示例设计时，您可能会看到上述警告消息。

     

     

    解决方法

    当用户不指定他们是否愿意以不同的方式获取反馈和输出路径时，则会出现此警告。

    英特尔® Quartus® 将尝试将两条路径与相同的补偿路径相匹配。

     

    此警告可以通过设置以下 QSF 分配来修复：

    set_instance_assignment - name MATCH_PLL_COMPENSATION_CLOCK OFF -to*

    相关产品

    本文适用于 5 产品

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SE SoC FPGA

    更多帮助？

    联系支持中心

    法律声明

    1

    在此网站发表的所有帖子以及对网站内容的使用均受 Intel.com 使用条款的约束。

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考，未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突，应以英文版为准。 查看此页面的英语版本。