关键问题
说明
使用 Verilog HDL 测试台结果运行模拟 在空 summary_output.txt 文件中。
此问题影响所有 Verilog HDL 配置。
您不能使用 summary_output.txt 文件 评估设计功能。但您可以评估 功能通过查看模拟波形。
解决方法
使用 VHDL 设计运行模拟并使用 VHDL 测试台。
这个问题将在 Reed-Solomon 的将来发行版中解决 编译 器。