文章 ID: 000081303 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

为什么设计(包括 DDR2 SDRAM 高性能控制器 MegaCore 或 ALTMEMPHY 宏功能)在时钟选通(DQS 与 CK)时序路径上是否存在负时序空间?

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

Stratix® 对于实施 DDR2 SDRAM 高性能控制器 MegaCore® 或使用专用 PLL 输出来驱动外部内存时钟输入引脚的 ALTMEMPHY 宏功能的设计,Quartus® II 软件可以报告时钟回道(DQS 与 CK)时序关系的负时序余量。该功能在 使用专用 PLL 输出驱动 MegaWi® 插件管理 器 PHY 设置 页面启用内存时钟选项时使用 PLL 输出。

外部内存设备要求 CK/CK# 和 DQS 信号在 /- tDQSS 内同时到达。ALTMEMPHY 宏功能时序脚本检查是否满足这些要求。 当您使用专用 PLL 输出生成内存时钟时,CK/CK# 输出引脚的 tCO 延迟可能小于 DQS 选择输出延迟。这种延迟差异可能会导致 DQS 与 CK 时序关系的时序违规。

您可以通过调整用于驱动 CK/CK# 输出的 PLL 输出上的相移设置来修复这些时序违规。Stratix II ALTMEMPHY 设计中,PLL 上的 c3 输出计数器生成了 CK/CK# 输出。以下步骤表示需要的步骤。

  1. 计算设置的平均值,并保留 DQS 与 CK 时序关系报告的时间松弛。
  2. 确定平衡设置并保留时间松弛所需的额外 PLL 相移。
  3. 使用 MegaWi 插件管理器编辑 ALTPLL 宏功能实例_phy_alt_mem_phy_pll_sii。
  4. 根据第 2 步的结果调整适合 PLL 计数器输出的相移设置。
  5. 重新生成 PLL megafunction 实例。
  6. 重新编译设计并验证所有时序松弛均为正时。

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