说明
仿真使用 Altera 的设计时® Quartus 中通过原生链路的内存控制器 IP® 面向 Stratix 的 II 软件版本 8.0 和更早® II GX 设备中，Modelsim 出现以下错误
# ** 错误：（vsim-3033） C：/path 的设计/_phy_alt_mem_phy_sii.v：实例化"stratixii_io"失败。未找到设计单元。
造成此错误的原因是使用 Stratix II 设备生成模拟网络列表，但是选定的家族Stratix II GX，当选择家族Stratix II GX 时，nativelink 并不包括Stratix II 凌动模拟库。
要解决此问题：
1. 在 Quartus® II TCL 控制台中运行以下 TCL 命令（视图 -> 实用程序窗口 -> TCL 控制台）或将命令包含到您的项目的 QSF 文件中：
对于 Verilog 设计：
set_global_assignment - name EDA_DESIGN_EXTRA_ALTERA_SIM_LIB -section_id eda_simulation stratixii_ver
VHDL 设计：
set_global_assignment - name EDA_DESIGN_EXTRA_ALTERA_SIM_LIB - section_id eda_simulation Stratixii
2. 执行 TCL 命令后，运行原生链路模拟。模拟运行时不会出错。
此问题将在 Quartus II 软件的未来版本中解决。