input a,b; output o1,o2; reg o2; assign o1 = a&b; always@(posedge clock) o2 = a&b;
要在仅一个 LE 中实施此代码,两个输出都必须在分配的右侧具有相同的表情( a&b
例如在这种情况下)。此外,在 Quartus 软件中打开 寄存包装选项 以实现此实施。
但是,如果您的设计使用带链,则无法通过这种方式最大限度地减少 LE 的数量。请参阅以下代码:
input [3:0] a,b; output [3:0] outa,outb; reg outb; assign outa= a b; always@(posedge clock) outb = a b;
在这里,设计必须使用自带链,将在八个 LE 中实施,而不是四个。
Quartus 软件的未来版本可能允许寄存器包装和携带链在同一 LE 中实施。