文章 ID: 000081038 内容类型: 故障排除 上次审核日期: 2021 年 08 月 29 日

JESD204B IP 内核ed_synth时序故障 (Arria V)

环境

    英特尔® Quartus® II 订阅版
BUILT IN - ARTICLE INTRO SECOND COMPONENT

关键问题

说明

JESD204B IP 内核设计示例有暂停时间违规 到收发器。

此问题影响支持 JESD204B 的所有版本 IP 核。

解决方法

您可以使用set_min_delay命令来更改绝对值 路径的最小延迟。应用的值取决于负值 您所看到的松弛。

例如,在适用负松弛 = –0.04 的用例中 值为 0.1 ns(作为防护带大约为 0.06 ns)。

如果 {$::quartus(nameofexcutable)== "quartus_fit"} {

set_min_delay到 [get_keepers

{*inst_av_hssi_8g_tx_pcs|wys~BURIED_SYNC_DATA*}]0.100n

}

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