文章 ID: 000080910 内容类型: 故障排除 上次审核日期: 2021 年 08 月 27 日

** 错误:(vsim-3817)正式端口"altera_reserved_tms",在实体中声明的不在组件中

环境

  • 模拟
  • 验证
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    这个错误发生在 VHDL 设计的 ModelSim®软件中。(其他 EDA 仿真工具也可能会发生类似错误)。

    当 Quartus® II 软件为第三方模拟工具(*.vho)生成 VHDL 门级网络列表时,该设计包含使用 JTAG 端口(如 SignalTap® II 逻辑分析器或 SOPC Builder JTAG UART)的片上调试解决方案,该网络列表包含以下 JTAG 端口:

    • altera_reserved_tms
    • altera_reserved_tck
    • altera_reserved_tdi
    • altera_reserved_ntrst
    • altera_reserved_tdo

    如果您没有在顶级组件声明和实例化中指定这些 JTAG 端口,则在模拟第三方模拟工具中的测试台顶层实体时会出现此错误。

    为了避免此问题,在测试台中的组件声明和实体实例化中指定 JTAG 端口,如下所示:

    COMPONENT entity name>
     PORT (
           altera_reserved_tms : IN std_logic;
           altera_reserved_tck : IN std_logic;
           altera_reserved_tdi : IN std_logic;
           altera_reserved_ntrst : IN std_logic;
           altera_reserved_tdo : OUT std_logic;
           ...
           );

    您可以将这些 altera_reserved * 引脚设置为测试台中的逻辑级别 0,因为在模拟过程中不驱动这些端口上的数据。

    instance name> : entity name>
     PORT MAP (
            altera_reserved_tms => '0',
            altera_reserved_tck => '0',
            altera_reserved_tdi => '0',
            altera_reserved_ntrst => '0',
            altera_reserved_tdo => tdo, 
            ...
    );

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