由于 Quartus® II 软件 12.0 版及更早版本中的 Altera PLL 模拟模型出现问题,如果 areset
端口在仿真开始时不高,则 PLL 可能会无法锁定。
对于针对 Stratix® V、Arria® V 和 Cyclone® V 设备的设计,此问题将影响门级和 RTL 模拟。
为了避免此问题,请确保使用 Altera PLL 的模拟开始 areset
设置高。
这个问题从 Quartus® II 软件版本 12.0 SP1 开始修复。
由于 Quartus® II 软件 12.0 版及更早版本中的 Altera PLL 模拟模型出现问题,如果 areset
端口在仿真开始时不高,则 PLL 可能会无法锁定。
对于针对 Stratix® V、Arria® V 和 Cyclone® V 设备的设计,此问题将影响门级和 RTL 模拟。
为了避免此问题,请确保使用 Altera PLL 的模拟开始 areset
设置高。
这个问题从 Quartus® II 软件版本 12.0 SP1 开始修复。
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