文章 ID: 000080876 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

为什么在 Quartus 13.1 上 PCI Express 的Stratix V 硬核 IP 中不会关闭时序?

环境

  • 英特尔® Quartus® II 订阅版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明 PCI® Express 的 Stratix® V 硬核 IP 可能无法关闭时序,因为位于独立域的内部时钟缺失了限制。
    解决方法

    缺失的限制可添加到您的高级 Synopsis 设计限制(sdc)文件中,如下所示:

    set_false_path -从 [get_clocks {reconfig_xcvr_clk}]-到 [get_clocks {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|coreclkout}]
    set_false_path -从 [get_clocks {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|coreclkout}] - 到 [get_clocks {reconfig_xcvr_clk}]

    相关产品

    本文适用于 3 产品

    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。