说明
由于英特尔® Quartus® Prime Pro 版本 18.0 和 18.1 出现问题，英特尔® Stratix® 10 Avalon®-MM PCI Express* 硬核 IP 示例设计生成 RTL，其中int_req_i设置为 0，而不是在顶层文件中输入引脚，pcie_example_design_DUT.v
int_req_i是一种传统中断输入引脚，在选择"启用 MSI/MSI-X 管道接口"时可用。
此问题仅在 Avalon®-MM 地址宽度设置为 64 位时才存在。
解决方法
要在 Quartus® Prime Pro 版本 18.0 和 18.1 中解决此问题，请按照以下步骤操作：
pcie_example_design_DUT.v，对顶层文件进行以下更改
输入
线intx_req_i，//指定为输入端口
Dut （
.intx_req_i （intx_req_i），//替换 1'b0
intx_req_i
);
此问题计划在 Quartus® Prime Pro 19.1 版的未来版本中修复。