说明
由于 Quartus® Prime Pro Edition 软件版本 18.0 Update 1 存在问题，在包含 GPIO 英特尔® FPGA IP实例的设计中可能会看到此错误消息。当 IP 的时钟信号连接到从定义为网表数据库的模块生成的时钟源时，会出现此问题。
出现该问题的原因是，当源时钟来自设计根分区上导入的网表时，软件无法验证源时钟的来源。
解决方法
若要变通解决此问题，请为导入的网表数据库创建一个 设计分区 ，以通过 GPIO IP 实例的合法性检查。