文章 ID: 000080769 内容类型: 故障排除上次审核日期: 2021 年 08 月 27 日

当我执行 Verilog HDL 功能模拟时，Modelsim® 5.8 SE 模拟器为何会消失？

环境

FPGA 知识产权

模拟

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明

Modelsim 5.8 SE 模拟器在加载 Verilog HDL 设计时崩溃并消失，该设计包含 generate 一个块，它指的是一个未被声明为类型的设计名称（如模块的端口 wire ）。

围绕工作，创建新线，并将电线分配给设计名称。在块中 generate ，请参阅此线。

此问题已在 Modelsim 模拟器版本 6.0 中修复。