关键问题
说明
此问题会影响 DDR2 和 DDR3 产品。
对于 Arria V 和 Cyclone V 设备，您必须修改生成的 如果您希望将位于顶部的硬核接口绑定，可使用 RTL 代码 底部有一个的设备。
解决方法
此问题的变通办法如下：
I/O 引脚 pll_ref_clk 不能同时路由到两个
顶部和底部 PLL;因此，有必要路由
通过 GCLK 网络和两个 PLL 扇出的 I/O。
将以下行添加到您的 RTL 文件：
wire global_pll_ref_clk;
altclkctrl #( .clock_type("GLOBAL CLOCK"), .number_of_clocks(1)
) global_pll_ref_clk_inst ( .inclk(pll_ref_clk),.outclk(global_pll_ref_clk));
替换 pll_ref_clk 您 hmi0 和 hmi1 实例中的输入信号
和 global_pll_ref_clk .
此问题将在将来的版本中修复。