说明
可以。在非 DPA 模式下使用 EP3SL200F1517 和 EP3SE260F1517 设备时，Stratix® III 设备的采样窗口计时存在问题。对于在 Quartus® II 软件版本 9.1SP1 及更早版本中编译的设计，只有采用非 DPA 模式、由角 PLL 驱动的 ALTLVDS 接收器受到此问题的影响。LVDS 接收器输入将对比特周期的过渡区域附近的输入数据进行采样，而不是比特周期中心中的理想位置。由于时序余量较小，这增加了输入采样错误的风险。
由中心 PLL 驱动的 ALTLVDS 接收器不受此问题影响（PLL_[L，R][2，3]）。
Quartus® II 软件版本 9.1SP2 解决了此问题。 对于新设计，Quartus® II 软件中的修复将提高 LVDS 链路的时序余量。 对于现有设计，重新编译设计的风险最小，并保证在重新编译时重复时序分析。 由于纠正了 PLL 相移（优化 ALTLVDS 接收器中数据采样位置）而由 PLL 驱动的任何内核或 I/O 逻辑都有不同的时间。
以下补丁可用于在 Quartus® II 软件版本 9.1 和 9.1SP1 中纠正此问题。 安装补丁后，您需要重新运行 fitter、组装程序和 TimeQuest，以利用优化的采样窗口计时。
解决方法
这已修复在 Quartus® II 软件版本 10.0 中。