关键问题
说明
在 Verilog HDL 中生成的 CPRI IP 内核变体以及 在 Synopsys VCS MX 模拟器中包含地图接口故障模拟。 由于天线载波上的负荷周期问题，出现此种问题 接口。
解决方法
使用不同的模拟器来模拟这些变化，或 确保您的设计或测试台延迟 RX MAP 数据 （the 外向数据，位于天线-载波接口上）的负值 接口时钟的边缘，而不是正边缘。
在测试台中，将以下更改为闩锁 负时钟边缘：
在_testbench/altera_cpri/tb.vhd文件， 替换字符串
(clk_iq_map’event and clk_iq_map = ’1’)
字符串
(clk_iq_map’event and clk_iq_map=’0’)
此问题将在 CPRI MegaCore 的未来版本中修复 功能。