文章 ID: 000080681 内容类型: 故障排除 上次审核日期: 2021 年 08 月 27 日

英特尔® Stratix® 10 25G 以太网 IP 内核为什么在开放端条件下接收随机错误数据包?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 25G 以太网英特尔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    在个别情况下,英特尔® Stratix® 10 25G 以太网 IP 内核在开放端条件下运行时仍可能接收随机错误的数据包,即没有连接光纤或 QSFP28 模块。

    解决方法

     

    解决此问题的一个解决方法是将顶级 IP 包装器文件中的 SYNOPT_STRICT_SOP 参数编辑为 1

    此变通办法仅适用于禁用前导码直通功能的设计。

     

    /synth/.v上找到 25G 以太网 IP 变型包装器文件。

    在特定版本 25G 以太网 IP 的实例化中,将SYNOPT_STRICT_SOP参数设置从(0)更改为(1)。

    不要重新生成 25G 以太网 IP 核。编译您的设计。

     

    在 /synth/ex_25g.v中设计 IP 变体文件:

    ex_25g_alt_e25s10_191_dyjat6a #(

    .SYNOPT_READY_LATENCY (0),

    .SYNOPT_CORE_VAR (0),

    .SYNOPT_KHZ_REF_EN (0),

    .SYNOPT_RSFEC (0)

    .SYNOPT_DIV40 (1),

    .SYNOPT_LINK_FAULT (0)

    .SYNOPT_STRICT_SOP(1)                  

    .SYNOPT_PREAMBLE_PASS (0),

     

    请注意,您可以观察 64 位l1_rx_data总线上的垃圾数据。l1_rx_valid应用作接受或忽略数据的指示符。

     

    此问题计划在英特尔® Quartus® Prime 专业版软件的未来发行版中修复。

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    本文适用于 1 产品

    英特尔® Stratix® 10 FPGA 和 SoC FPGA

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