文章 ID: 000080661 内容类型: 错误讯息 上次审核日期: 2021 年 08 月 27 日

错误 (16186):无法详细列出顶层用户层次结构:"vHDL 信息,at pcie_example_design.vhd (1337):返回 vhdl 以继续细化"

环境

  • 英特尔® Quartus® Prime Pro Edition
  • 适用于 PCI Express* 的 Avalon-ST 英特尔® Stratix® 10 硬核 IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于 pcIe* 设计示例版本 18.1 的英特尔® Stratix® 10 Avalon® -ST 硬核 IP 出现问题,当"Generate HDL 格式"选项设置为 VHDL 时,您可以观察此错误。
     

    解决方法

    为了解决英特尔® Quartus® Prime 专业版软件版本 18.1 中的此问题,将"Generate HDL 格式"选项设置为 Verilog。此问题从英特尔® Quartus® Prime 专业版软件版本 19.1 开始修复

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    英特尔® Stratix® 10 FPGA 和 SoC FPGA

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