说明
在 Platform Designer 组件编辑器中，运行 分析合成文件 且文件包含 VHDL 类型（如位、std_ulogic或自定义类型）的输入或输出时，您可能会看到此错误。
解决方法
为避免此错误，请对端口使用 std_logic 或 std_logic_vector 类型，或手动输入接口信号。
该错误计划将在 Quartus® Prime Pro Edition 软件的未来版本中澄清。