说明
如果在 Stratix® V GX 设备上将高精度（十进制位置）收发器 refclk 和数据速率输入收发器 PHY 参数编辑器，您可能会看到以下错误。
错误：ATX PLL 参数“output_clock_frequency”设置为非法值
错误的原因是 Quartus® II 软件 12.1sp1 及更早版本中的合法性检查不正确。
解决方法
要解决此问题，可以降低收发器 PHY 参数编辑器中 refclk 和数据速率的精度。收发器 Tx PLL 和 CDR 的带宽将支持您的实际要求。
此问题将在 Quartus II 软件的未来版本中解决。