说明
由于面向 FPGAs 18.1 更新 2 及更早版本的 DSP Builder 存在问题，当您的设计包含任何 HDL 导入子系统时，您可能会看到此错误。子系统按字母顺序进行处理：当 HDL Import 子系统是设计中的最后一个子系统时，就会发生此错误。
解决方法
要变通解决此问题，请创建一个没有内部层次结构的计划子系统，其名称的字母顺序比 HDL 导入子系统晚。变通方法子系统没有内部层次结构非常重要，因为在系统层次结构扁平化时会重命名具有内部层次结构的子系统。
此问题计划在未来的 DSP Builder for 英特尔® FPGAs 版本中修复。