文章 ID: 000080394 内容类型: 故障排除 上次审核日期: 2017 年 06 月 15 日

为什么 Tx 模式下Altera LVDS SERDES IP 无法生成 VHDL 模拟模型?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • LVDS SERDES 英特尔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于英特尔® Quartus® Prime 专业版软件 17.0 及更高版本出现问题,您可能会看到Altera LVDS SERDES IP 无法生成。当 IP 处于 Tx 模式时,并且您已为模拟模型选择 VHDL 时会出现此问题。

    解决方法

    要解决此问题,在 Verilog HDL 中生成模拟模型

    此问题计划在英特尔® Quartus® Prime Pro Edition 软件的未来发行版中修复。

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    本文适用于 1 产品

    英特尔® Arria® 10 FPGA 和 SoC FPGA

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