由于英特尔® Quartus® Prime 专业版软件 17.0 及更高版本出现问题,您可能会看到Altera LVDS SERDES IP 无法生成。当 IP 处于 Tx 模式时,并且您已为模拟模型选择 VHDL 时会出现此问题。
要解决此问题,在 Verilog HDL 中生成模拟模型。
此问题计划在英特尔® Quartus® Prime Pro Edition 软件的未来发行版中修复。
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此问题计划在英特尔® Quartus® Prime Pro Edition 软件的未来发行版中修复。
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