文章 ID: 000080392 内容类型: 故障排除上次审核日期: 2021 年 08 月 27 日

为什么我的 PHYLite 设计上会出现违规问题？

环境

错误 ID: FB: 492667;

Quartus 版本

英特尔® Quartus® Prime 标准版

已找到版本: 17.0.2 已修复版本: 17.1

FPGA 知识产权

面向并行接口英特尔® Stratix® 10 FPGA IP 的 PHY Lite

已找到版本: 17.0.2 已修复版本: 17.1

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明

由于 Quartus® Prime 标准版软件版本 17.0 Update 2 及更早版本出现问题，您可能会发现在连接吞吐量引脚的时钟上保持时间违规。

您还会注意到 Fitter 报告中下面的警告消息以确认此问题。

警告（332087）：无法推导此时钟分配的主时钟。时钟：未创建连接到group_1_strobe_out>的

解决方法

要解决此问题，请在 PHYLite SDC 文件中更新以下两个限制。

设置write_fifo_clk [get_keepers -nowarn ${inst}*|core|arch_inst|group_gen[$i_grp_idx].u_phylite_group_tile_20|lane_gen[*].u_lane*~out_phy_reg]

设置write_fifo_clk_neg [get_keepers -nowarn ${inst}*|core|arch_inst|group_gen[$i_grp_idx].u_phylite_group_tile_20|lane_gen[*].u_lane*~out_phy_reg__nff]

这个问题从 Quartus Prime 标准版软件版本 17.1 开始修复