问题在于 Quartus® Prime 软件 16.1 及更早版本的计时模型不匹配,这将影响 Arria® 10 通用输入/输出 (GPIO) 双数据速率输入/输出 (DDIO) 输入路径。此不匹配会在路径上导致不正确的时序分析,从而导致未捕获时序违规,并在 TimeQuest 时序分析器报告中报告。
受影响的用例包括:
- 所有Arria 10 个使用 GPIO DDIO 全速率至半速率输入路径的 VID 设备
- 所有Arria 10 非 VID 设备(除 10AX115、10AX090、10AT115 和 10AT090)外,在使用的 I/O 银行中使用 DDIO 全速率到半速率输入路径(带"io_48_lvds_tile_edge")。
对于上述用例中列出的设计,使用 Quartus Prime 软件 17.0 或更高版本重新运行时序分析。如果DDIO_IN全速率至半速率路径上观察到时序违规,请更改 PLL 生成的时钟的相位并重新编译项目