错误 （21180）：找不到 PLL 节点“interlaken_inst|sv_pma：inst_sv_pma|sv_rx_pma：rx_pma.sv_rx_pma_inst|rx_pmas[0].rx_pma.rx_cdr”，含参考时钟频率“500.0 MHz”和输出时钟频率“6250.00004 MHz”

由于 Quartus® II 软件版本 14.0 中出现错误，在使用 12.5Gbps 的数据速率和 500MHz 的收发器参考时钟频率为 Stratix® V 设备编译 Seriallite III IP 时，您可能会看到上面的 Fitter 错误。

您可以从 13.1.4 Seriallite III IP 顶级 RTL 文件中提取以下参数，然后将其传输到 14.0 Seriallite III IP 版本。
                                                                       
reference_clock_frequency =>“312.500000 MHz”，
pll_ref_freq =>“500.0 MHz”，
data_rate =>“12500.00000 Mbps”

用于 Seriallite III IP 的其他数据速率和收发器 REFCLK 频率组合也可能会产生上述 Fitter 错误。 相同的变通方法可以通过从 13.1.4 版本中提取参数并将其传输到 14.0 Seriallite III IP 版本来应用。
                                                                       
这个问题已在 Quartus® II 软件 14.1 及以后修复。