说明
由于 Quartus® II 软件版本 14.1 中英特尔® Arria® 10 FPGA DDR4 IP 出现舍入问题，在 RTL 模拟期间看到的 DDR4 四个活动 Windows 时间可能与 DDR4 IP GUI 中的 tFAW 设置不符，这将降低效率。
当您可能看到此示例时，IP 内存时钟频率参数设置为 1066.667 MHz。
解决方法
作为一种变通办法，修改内存时钟频率。在上述示例中，将内存时钟频率从 1066.667 MHz 更改为 1066.666 MHz，然后重新生成 DDR4 IP。
此问题计划在 Quartus II 软件的未来版本中解决。