文章 ID: 000080254 内容类型: 故障排除 上次审核日期: 2021 年 08 月 29 日

在 Stratix V 设备上共享 PLL 时，针对配备 UniPHY 的 DDR2 和 DDR3 SDRAM 控制器的计时相关警告消息

环境

  • 英特尔® Quartus® II 订阅版
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    在 Stratix 上的 PLL/DLL 从模式中实例化设计时 V 设备，TimeQuest 时序分析器可能会显示警告消息 与以下类似：

    Warning: Ignored filter at slave_report_timing_core.tcl(176): slave_inst0|controller_phy_inst|memphy_top_inst|umemphy|uio_pads| dq_ddio[1].ubidir_dq_dqs|altdq_dqs2_inst|thechain|clkin could not be matched with a keeper or register or port or pin or cell or net Warning: Command get_path failed
    解决方法

    此问题没有变通办法。警告消息可以是 安全忽略;但是，不要依赖于结果的准确性 时序分析。

    相关产品

    本文适用于 1 产品

    Stratix® V FPGA

    更多帮助？

    联系支持中心

    法律声明

    1

    在此网站发表的所有帖子以及对网站内容的使用均受 Intel.com 使用条款的约束。

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考，未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突，应以英文版为准。 查看此页面的英语版本。