说明
由于 Quartus® II 软件存在问题，如果设计包含支持动态相移端口的Altera PLL 宏功能，则使用 ModelSim 进行仿真时，您可能会看到以下错误。此问题会影响针对在 VHDL 中生成 PLL Arria V 设备的设计。
# ** Fatal: Error occurred in protected context.
# Time: 0 ns Iteration: 0 Protected: //// File: nofile
# FATAL ERROR while loading design
# Error loading design
解决方法
要解决此问题，请在 arriav_atoms.v 中编译 Verilog 定义，而不是 arriav_components.vhd和 arriav_atoms.vhd。然后使用该选项获得仿真器链接 –L 。
例如，将以下命令放入您的 .do 文件或 msim_setup.tcl 文件中：
vlog "/eda/sim_lib/arriav_atoms.v" -work arriav