说明
Qsys v10.1 SP1 及更高版本的一个已知问题在于使用 VHDL 创建自定义组件。当组件定义有一个通用端口，其类型设置为
例如，
在"my_component.vhd"中，
实体my_compnent为
通用 （
x： ececelean ：= false;
...
生成的 my_component_hw.tcl 将包含正确的类型：
set_parameter_property x 键入
但是， Qsys 生成的 Verilog 包装器文件通过 INTEGER 类型 "0"，而不是 对进行一类"虚假"输入，即。
my_compnent #（
.x （0），
...
为解决此问题，在 Verilog 包装器文件中手动将值从"0"修改为"false"。每次生成 Qsys 设计时，您还需要修改此文件。
此问题将在 Quartus® II 软件的未来版本中解决。