文章 ID: 000080126 内容类型: 故障排除 上次审核日期: 2014 年 04 月 02 日

为什么在模拟中切换引脚 PERST 后，面向 Gen3 配置中的 PCI Express 的Stratix® V 硬核 IP 无法连接到 L0？

环境

  • PCI Express*
  • 模拟
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    当为作为端点的 PCI Express® 仿真Stratix® V 和 Arria® V GZ 硬 IP 时，PCIe 硬 IP 可能会卡在速度上。如果在链接到 Gen3 L0 后重置了硬 IP，则恢复。这是模拟模型中的一个已知问题，对硬件没有影响。

    解决方法

    该问题将在未来的 Quartus® II 软件版本中修复。

    相关产品

    本文适用于 4 产品

    Arria® V GZ FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Stratix® V GX FPGA

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